数字逻辑电路实验A

单片机解密

单片机解密：可编程数字逻辑设计基础

单片机解密

• 实验准备：
  

目的和要求：

•      了解可编程数字系统设计的流程
•      掌握Quartus软件的使用方法
•      掌握竞争和冒险的基本概念和电路的时延分析方法
  

• 实验原理及实现方案：
  

    实验原理：

•      观察并记录实验箱上的FPGA型号，新建一个Project,器件选用实验箱上的FPGA;
  

       由于硬木课堂上的FPGA型号为”Cyclone Ⅳ”，而实验所采用的版本Quartus9.1不支持此型号，所以在新建project时，在Assignment中选择Device,选择其中的Family下拉框，点击“CycloneⅢ”，Available devices列表中选择EP3C5E144C8,点击“OK”即可。

•      用“AND2”和“XOR”器件设计一个1位半加器，并用功能仿真进行验证；
  

         设计方案：①AND2为一个二输入与门，XOR为二输入异或门，因为一位半加器无进位输入量，所以设输入变量为A与B，输出变量为S和C，S为结果，C为进位输出量。

②根据一位半加器的要求列出真值表如下表所示：

③因为输入量个数较少，直接根据真值表可得S=A’B+AB’,即为A与B的异或；

C=AB，所以据此得到此二输出的逻辑函数：S=A’B+AB’，C=AB；

④点击File中的New项，将出现新建文件对话框，选择“Design File/Block Diagram/Schematic File”项，点击“OK”即可打开”Block Editor”,双击原理图空白部分，在name栏中分别搜索imput，output，XOR和AND2得到所需元件，然后利用左侧绘图工具建立原理图，保存在Project的相同文件夹中。如下图所示：

⑤功能验证：

首先点击Project Navigator/files/Device Design Files,选中要编译的“yiweibanjiaqi.bdf”文件，右键将其“Set as Top-level Entity”,先不分配管脚，下面建立输入激励波形文件，按照New/Verification/Debugging Files/Vector Waveform File建立文件后双击Name空白处，按照Insert Node or Bus/Node Finder/list/”>>”的顺序，利用左图的工具将激励波形完成后将其“Save”到Project的文件夹中，注意在完善激励波形的时候用Edit/End time.Grid size设置好截止时间以方便设置周期及后面的时延分析。然后按照“Processing/Simulator Tool/Functional”,然后在Simulator input中指定之前所保存的波形激励文件，按照“Generate Functional Simulator Netlist”生成功能仿真网表文件，点击“Start”进行仿真计算，完成后点击“Report”打开仿真结果波形。仿真结果波形如下：

由上面的输入输出波形与真值表相比对输出结果完全正确，功能验证完成。

•      点击“File”?“Create/Update”“Create Symbol File for Current File”菜单项，将1位半加器封装成元件。新建一个原理图文件，调用2个半加器实现一个1位全加器，并用功能仿真进行验证；
  

接着上面的功能仿真结束后，直接在当前工程下按照“File/Create/Update/Create Symbol File for Current File”的顺序将一位半加器封装成元件命名为“shiyan2yiweibanjiaqi”，封装即完成.