IC解密VHDL硬件描述语言是一门技术性、应用性很强的学科，学生不但能够将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际问题的数字电路问题进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础。本次的设计是基于VHDL的实时时钟电路设计，完成时、分、秒的显示及调整设置功能。设计利用VHDL语言自顶向下的设计理念，突出其作为硬件描述语言的良好的可读性、可移植性以及易于理解等优点。通过QuartusII5.1和QuartusII12.1软件完成仿真、综合。程序下载到FPGA芯片后，可用于实际的数字钟显示
实时时钟电路设计：
（1）                      设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）；
（2）                      为了演示方便，应具有分钟、小时快进功能；
（3）               时、分、秒的设置功能（选作）。
2 方案分析与总体设计
本次的设计是基于VHDL的实时时钟电路设计，完成时、分、秒的显示及调整功能。此次设计的逻辑结构主要由分频、计数、译码三个模块构成。分频模块将50MHz系统基准时钟分频产生两路时钟信号，一路是1Hz的数字钟计时工作频率，一路是数码管动态显示的扫描频率；计时模块对1Hz的时钟信号进行计时，分为时、分、秒三个部分，同时具有时分秒调整功能，方便演示；译码显示模块采用动态扫描的方式完成8个7位数码管的动态显示,最后通过主模块调用三个子模块实现整体设计要求。
综上，给出如下输入输出变量：
输入变量：1.时钟信号: 每个时钟的上升沿触发系统的状态转换；
2.计时复位信号：下降沿触发，按下后计时自动回到初始状态；
3.使能信号：激发时钟工作。
输出变量：1.数码管信号：按位输入到数码管，显示时钟；
2.计时时钟信号：分频后的计时时钟信号；
            3.进位信号：进制转换。
3 各功能模块原理及实现
3.1 功能模块设计3.1.1 分频模块
IC解密设计原理
   本时钟电路的设计中使用DE2-115时钟芯片，故需对系统提供的50MHz时钟频率进行分频，得到计时所需的时钟频率。
定义变量并根据需要得到的分频信号设定计数值，对该变量进行加或减计数，每到达一次计数值点，将该变量清零或重置，并且对输出信号取一次反，即可以得到所需的分频信号。本模块采用此方法实现上述所需时钟信号的分频功能。
代码实现
library ieee;
use ieee.STD_logic_1164.all;
use ieee.STD_logic_unsigned.all;
entity clock0710 is -- divide50MHz to 1Hz
       generic(d : integer :=50000000);
port(       clk: in STD_logic;
      dav: out STD_logic);
end;
architecture bhv of clock0710 is
       signal s : STD_logic;
       signal c :STD_logic_vector(25 downto 0);
begin
       process(clk)
       --variable cnt:STD_logic_vector(25 downto 0);
       begin
       if clk'event and clk='1'then
              if c = (d-1) then
                     c <="00000000000000000000000000";s <= '1';
              elsif c >= d/2then
                     c <= c+ 1;s <= '1';
              else c <= c +1;s <= '0';
              end if;
       end if;
       end process;
       dav <= s;
end;