加州桑尼维尔2024年10月8日 /美通社/ -- 新思科技（纳斯达克股票代码：SNPS）近日宣布，与台积公司深化合作，面向台积公司的先进工艺和3DFabric技术提供全球领先的 EDA和IP解决方案，持续加速人工智能和多芯片系统设计的创新。人工智能应用对计算能力的迫切需求要求半导体技术加速创新。新思科技和台积公司已经紧密合作数十年，推动业界领先的Synopsys.ai™赋能、人工智能驱动EDA全面解决方案和2.5/3D多芯片架构迁移完整解决方案的发展，芯片解密为未来十亿至万亿晶体管的人工智能芯片设计铺平了道路。

台积公司生态系统与联盟管理部门负责人Dan Kochpatcharin表示：“芯片解密台积公司很高兴能与新思科技合作，针对基于台积公司先进工艺和3DFabric技术的人工智能设计的严苛计算需求，开发领先的EDA和IP解决方案。近期，我们和新思科技在人工智能驱动的EDA套件和经过硅验证的IP方面的合作成果，帮助我们的共同客户显著提高了生产力，并为先进的人工智能芯片设计提供了出色的性能、功耗和面积。”

新思科技EDA产品管理高级副总裁Sanjay Bali表示：“几十年来，新思科技一直与台积公司紧密合作，面向台积公司各代先进节点提供任务关键型EDA和IP解决方案。这种合作关系有助于帮助我们的共同客户在万物智能时代加速创新，推动半导体设计的未来发展。我们正在共同突破技术的界限，不断实现性能、能效和工程生产力方面的突破性进展。”

新思科技人工智能驱动的EDA设计流程提高PPA和工程生产力
诸多全球领先科技企业已采用Synopsys.ai赋能、人工智能驱动的EDA流程，在N2工艺上进行先进的芯片设计。

联发科公司副总裁吴庆杉表示：“芯片解密新思科技经过认证的Custom Compiler和PrimeSim解决方案提高了性能和生产率，让我们的开发者能够满足在台积公司N2工艺上进行高性能模拟设计的芯片需求。扩大与新思科技的合作，使我们能够充分利用其人工智能驱动流程的全部潜力，加快我们的设计迁移和优化工作，改善向多个垂直领域交付业界领先SoC所需的流程。”

此外，新思科技正在与台积公司合作，在新思科技数字设计流程中开发针对台积公司A16 工艺的全新背侧布线功能，以解决电源分配和信号布线问题，从而实现设计性能效率和密度优化。可互操作的工艺设计工具包（iPDK）和新思科技IC Validator™ 物理验证运行集可供开发团队处理日益复杂的物理验证规则，并高效地将设计过渡到台积公司N2技术。

为了进一步加速芯片设计，新思科技和台积公司通过台积公司的云认证，在云上启用新思科技的EDA工具，为双方客户提供云就绪的EDA工具，这些工具可提供精确的结果质量，并与台积公司先进的工艺技术无缝集成。新思科技的云认证工具包括综合、布局布线、静态时序和功率分析、晶体管级静态时序分析、定制实现、电路仿真、EMIR分析和设计规则检查。

EDA全面解决方案推动多芯片创新 
新思科技、Ansys和台积公司持续深化合作，芯片解密基于自身的全球领先解决方案，通过全面的系统分析流程应对多芯片设计所面临的复杂的多物理挑战。这一全新流程是基于新思科技 3DIC Compiler统一的架构探索到签核平台，集成了3DSO.ai和针对数字和3D集成电路的Ansys RedHawk-SC™电源完整性签核平台，增强了热分析和电压降感知时序分析。新思科技3DIC Compiler是经台积公司认证的平台，可支持3Dblox以及台积公司的3DFabric，其中包括TSMC-SoIC®（系统集成芯片）和CoWoS封装技术。

Ansys半导体、电子和光学业务副总裁兼总经理John Lee表示: “我们与新思科技、台积公司的合作体现了我们共同致力于推动创新和实现人工智能和多芯片设计的未来。我们正在共同应对多芯片架构中固有的多物理挑战，帮助我们的共同客户在新思科技全新的设计环境中实现芯片、封装和系统级效应的黄金签核精度。

利用经硅片验证的IP降低风险
新思科技全面的多芯片测试解决方案，可与新思科技UCIe和HBM3 IP一同使用，确保多芯片封装在制造测试和现场过程中的健康状况。通过与台积公司合作，新思科技利用台积公司的CoWoS内插技术，开发了一款测试芯片，全面支持测试、监控、调试和修复功能。诊断、可追溯性和任务模式信号完整性监控可实现设计中、试运行中、生产中和现场优化，以达到预测性维护等目的。用于UCIe PHY的监控、测试和修复(MTR) IP可在芯粒、芯粒到芯粒接口和多芯粒封装层面提供可测试性。

新思科技UCIe和HBM3 IP解决方案在N3E和N5工艺技术上取得了多项硅成功，加速了IP集成并最大限度地降低了风险。新思科技全新开发的UCIe IP工作速率高达40G，无需增加面积即可实现最大带宽和能效，而HBM4和3DIO IP解决方案则加速了台积公司先进工艺上3D堆叠芯片的异构集成。