新架构 CoWoS-L，芯片解密以解决大型interposer缺陷导致的良率损失问题。

片上基板（CoWoS：

Chip-on-wafer-on-substrate）是一种先进的封装技术，用于制造高性能计算（HPC）和人工智能（AI）元件。作为一种高端系统级封装（SiP）解决方案，与传统的多芯片模组（MCM）相比，它能在紧凑的平面图内以并排方式实现多芯片整合。要在封装中容纳更多的有源电路和晶体管，以提高SIP系统的性能，扩大interposer 面积是关键因素之一。通过四掩模拼接技术，基于Si interposer 的CoWoS-S 已开发出2500 平方毫米的interposer 面积。然而，前所未有的interposer 面积给产量和制造带来了重大挑战。如何克服interposer尺寸的限制变得非常重要。

在前半部分中，本文介绍了CoWoS 系列中的一种新架构CoWoS-L，以解决大型interposer缺陷导致的良率损失问题。CoWoS-L 的interposer 层包括多个本地硅互连(LSI) 芯片和全域再分布层(RDL)，形成一个重组interposer 层(RI)，以取代CoWoS-S 中的单片硅interposer 层。

LSI chiplet 继承了硅interposer 的所有诱人特性，芯片解密保留了亚微米级铜互连、硅通孔(TSV) 和嵌入式深沟电容器(eDTC)，以确保良好的系统性能，同时避免了与一个大型硅interposer 相关的问题，如良率损失。此外，在RI 中还引入了穿绝缘体通孔(TIV) 作为垂直互连，以提供比TSV 更低的插入损耗路径。CoWoS-L 采用3 倍reticle size（约2500 平方毫米）的插接器，搭载多个SoC/芯片模组和8 个HBM，已成功进行了演示。报告了电气特性和元件级可靠性。稳定的可靠性结果和出色的电气性能表明，CoWoS-L 架构将延续CoWoS-S 的扩展势头，以满足未来面向高性能计算和人工智能深度学习的2.5D SiP 系统的需求。

简介

近年来，芯片解密人工智能（AI）以前所未有的速度蓬勃发展。与深度学习和巨量资料分析相关的应用越来越多，推动了高性能计算系统频宽的增加。在高密度异构整合中，追求高频宽和低讯号延迟的互连变得越来越关键。在近年来发展起来的先进封装和3DIC 技术中，2.5D CoWoS 平台因其独特的大整合面积、高频宽存储器（HBM）相容性以及丰富的无源器件和互连器件选择而被HPC 和人工智能系统广泛采用。